Luận án Nghiên cứu noc cấu hình lại được trên fpga và phát triển thuật toán ánh xạ động ứng dụng trên nền tảng noc

BỘ GIÁO DỤC VÀ ĐÀO TẠO 
TRƢỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI 
NGUYỄN VĂN CƢỜNG 
NGHIÊN CỨU NoC CẤU HÌNH LẠI ĐƢỢC TRÊN FPGA VÀ PHÁT TRIỂN 
THUẬT TOÁN ÁNH XẠ ĐỘNG ỨNG DỤNG TRÊN NỀN TẢNG NoC 
LUẬN ÁN TIẾN SĨ KỸ THUẬT ĐIỆN TỬ 
Hà Nội – 2017 
BỘ GIÁO DỤC VÀ ĐÀO TẠO 
TRƢỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI 
NGUYỄN VĂN CƢỜNG 
NGHIÊN CỨU NoC CẤU HÌNH LẠI ĐƢỢC TRÊN FPGA VÀ PHÁT TRIỂN 
THUẬT TOÁN ÁNH XẠ ĐỘNG ỨNG DỤNG TRÊN NỀN TẢNG NoC 
Chuyên ngành: Kỹ thuật điện tử 
Mã số: 62520203 
LUẬN ÁN TIẾN SĨ KỸ THUẬT ĐIỆN TỬ 
NGƯỜI HƯỚNG DẪN KHOA HỌC: 
PGS. TS. PHẠM NGỌC NAM 
Hà Nội – 2017
i 
LỜI CAM ĐOAN 
Tôi xin cam đoan rằng các kết quả khoa học được trình bày trong quyển luận án này 
là kết quả nghiên cứu của bản thân tôi trong suốt thời gian làm nghiên cứu sinh và chưa 
từng xuất hiện trong công bố của các tác giả khác. Các kết quả nghiên cứu là chính xác và 
trung thực. 
 Hà Nội, ngày 08 tháng 05 năm 2017 
 Giáo viên hướng dẫn Tác giả 
 PGS. TS. Phạm Ngọc Nam Nguyễn Văn Cường 
ii 
LỜI CẢM ƠN 
Đầu tiên, tôi xin bày tỏ lời cảm ơn sâu sắc và kính trọng đến thầy giáo PGS. TS. 
Phạm Ngọc Nam, người đã hướng dẫn và định hướng khoa học cho tôi trong suốt khóa 
học. Cảm ơn các thành viên nhóm NoC của Lab ESRC đã hỗ trợ và cùng tôi thực hiện 
một số thí nghiệm trong luận án này. 
Tôi xin trân trọng cảm ơn Ban Lãnh đạo, quý thầy cô và cán bộ, chuyên viên trong 
Viện Điện tử Viễn thông, Bộ môn Điện tử và Kỹ thuật máy tính và Viện Đào tạo Sau Đại 
học đã tạo các điều kiện thuận lợi về nơi học tập, nghiên cứu, các thủ tục hành chính và 
góp ý chuyên môn cho tôi trong suốt quá trình học tập và nghiên cứu tại trường Đại học 
Bách khoa Hà Nội. 
Tôi cũng xin trân trọng cảm ơn Ban Giám hiệu trường Đại học Công nghiệp 
Tp.HCM, Ban Lãnh đạo và đồng nghiệp của tôi tại Phân hiệu Quảng Ngãi đã tạo các điều 
kiện thuận lợi về thời gian để tôi học tập và nghiên cứu tại trường Đại học Bách khoa Hà 
Nội. Xin cảm ơn các nghiên cứu sinh đã quan tâm và động viên tôi trong suốt khóa học. 
Cuối cùng, tôi xin bày tỏ lòng biết ơn đến gia đình, đặc biệt là vợ và các con của tôi. 
Những người đã luôn động viên và giúp đỡ tôi trong suốt thời gian vừa qua. Đây cũng là 
động lực lớn nhất để tôi vượt qua các khó khăn và hoàn thành luận án này. 
 Tác giả 
iii 
MỤC LỤC 
LỜI CAM ĐOAN ............................................................................................................................. i 
LỜI CẢM ƠN ................................................................................................................................. ii 
MỤC LỤC ............................................................................................................................... iii 
DANH MỤC CÁC TỪ VIẾT TẮT ..............................................................................................vii 
DANH MỤC CÁC HÌNH VẼ, ĐỒ THỊ ......................................................................................... x 
DANH MỤC CÁC BẢNG BIỂU .................................................................................................. xii 
MỞ ĐẦU ................................................................................................................................. 1 
1. Đặt vấn đề .................................................................................................................... 1 
2. Mục tiêu, đối tượng, phương pháp và phạm vi nghiên cứu ....................... 3 
3. Các kết quả đạt được của luận án ....................................................................... 5 
4. Cấu trúc của luận án................................................................................................. 6 
CHƯƠNG 1 CƠ SỞ LÝ THUYẾT ............................................................................................. 7 
1.1. Lý thuyết về mạng trên chip.................................................................................. 7 
1.1.1. Nguồn gốc và thuật ngữ .....................................................................................................7 
1.1.2. Cấu hình mạng ........................................................................................................................8 
1.1.2.1. Mạng lưới n-chiều (n-Dimensional Mesh) ................................................9 
1.1.2.2. Mạng K-ary n-cube ..............................................................................................9 
1.1.2.3. Mạng có số chiều thấp ..................................................................................... 10 
1.1.3. Cơ chế điều khiển luồng .................................................................................................. 10 
1.1.3.1. Bản tin .................................................................................................................... 10 
1.1.3.2. Cơ chế điều khiển luồng Store-and-Forward (SAF) .......................... 11 
1.1.3.3. Cơ chế điều khiển luồng Wormhole (WH)............................................. 11 
1.1.3.4. Cơ chế điều khiển luồng Virtual cut-through (VCT) ......................... 12 
1.1.3.5. Cơ chế điều khiển luồng kênh ảo (Virtual Channel) ......................... 12 
1.1.4. Thuật toán định tuyến ..................................................................................................... 13 
1.1.4.1. Phân loại định tuyến ........................................................................................ 13 
1.1.4.2. Các vấn đề trong định tuyến......................................................................... 14 
1.1.5. Tổng quan kiến trúc bộ định tuyến............................................................................ 14 
1.2. Công nghệ FPGA...................................................................................................... 16 
iv 
1.2.1. Kiến trúc FPGA .................................................................................................................... 17 
1.2.1.1. Tổng quan kiến trúc FPGA ............................................................................ 17 
1.2.1.2. Kiến trúc FPGA của Xilinx .............................................................................. 18 
1.2.2. Cấu hình lại từng phần ..................................................................................................... 19 
1.2.2.1. Cấu hình lại từng phần động ........................................................................ 21 
1.2.2.2. Các ưu điểm của cấu hình lại từng phần ................................................. 22 
1.2.2.3. Hỗ trợ cấu hình lại trong FPGA của Xilinx ............................................. 23 
1.3. Kỹ thuật ánh xạ ứng dụng lên nền tảng mạng trên chip .......................... 24 
1.3.1. Bài toán ánh xạ .................................................................................................................... 24 
1.3.2. Ánh xạ tại thời gian thiết kế .......................................................................................... 25 
1.3.3. Ánh xạ tại thời gian chạy ................................................................................................ 26 
1.4. Kết luận chương ..................................................................................................... 26 
CHƯƠNG 2 PHÁT TRIỂN NỀN TẢNG PHẦN CỨNG CẤU HÌNH LẠI ĐƯỢC 
CHO NoC .............................................................................................................................. 28 
2.1. Thiết kế bộ định tuyến cho NoC ........................................................................ 28 
2.1.1. Giới thiệu ................................................................................................................................ 28 
2.1.2. Đề xuất kiến trúc bộ định tuyến .................................................................................. 29 
2.1.2.1. Lựa chọn các thông số thiết kế .................................................................... 29 
2.1.2.2. Bộ đệm ngõ vào .................................................................................................. 32 
2.1.2.3. Bộ giải mã flit....................................................................................................... 32 
2.1.2.4. Chuyển mạch và kênh ảo ............................................................................... 33 
2.1.2.5. Bộ phân xử............................................................................................................ 34 
2.1.3. Kết quả và đánh giá ........................................................................................................... 34 
2.1.3.1. Kết quả tổng hợp ............................................................................................... 35 
2.1.3.2. Kết quả mô phỏng ............................................................................................. 36 
2.2. Thiết kế bộ giao tiếp mạng cho NoC ................................................................ 40 
2.2.1. Giới thiệu ................................................................................................................................ 40 
2.2.2. Phương pháp tiếp cận ...................................................................................................... 40 
2.2.3. Đề xuất kiến trúc bộ giao tiếp mạng .......................................................................... 42 
2.2.4. Kết quả và đánh giá ........................................................................................................... 44 
2.3. Phát triển nền tảng phần cứng cấu hình lại từng phần động ................. 45 
2.3.1. Giới thiệu ................................................................................................................................ 45 
v 
2.3.2. Xây dựng hệ thống (nền tảng phần cứng) cấu hình ........................................... 47 
2.3.2.1. Luồng thiết kế ..................................................................................................... 47 
2.3.2.2. Thiết lập hệ thống ............................................................................................. 48 
2.3.3. Các trường hợp nghiên cứu ........................................................................................... 50 
2.3.3.1. Cấu hình lại cơ sở hạ tầng truyền thông ................................................. 50 
2.3.3.2. Cấu hình lại các PE ............................................................................................ 53 
2.3.4. Kết quả thực nghiệm ........................................................................................................ 54 
2.4. Kết luận chương ..................................................................................................... 56 
CHƯƠNG 3 TRIỂN KHAI CÁC ỨNG DỤNG CÓ THỂ ĐIỀU CHỈNH MỨC CHẤT 
LƯỢNG VÀO NỀN TẢNG CẤU HÌNH LẠI ĐƯỢC DỰA TRÊN NoC TẠI THỜI 
GIAN CHẠY .............................................................................................................................. 57 
3.1. Giới thiệu .................................................................................................................. 57 
3.2. Mô tả bài toán ánh xạ............................................................................................ 59 
3.3. Các định nghĩa và xây dựng bài toán ánh xạ ................................................ 60 
3.3.1. Mô hình ứng dụng .............................................................................................................. 60 
3.3.1.1. Đồ thị tác vụ ứng dụng .................................................................................... 61 
3.3.1.2. Mô hình chất lượng .......................................................................................... 61 
3.3.2. Mô hình phần cứng ............................................................................................................ 62 
3.3.3. Xây dựng bài toán ánh xạ ............................................................................................... 63 
3.4. Các giải pháp cho bài toán ánh xạ các ứng dụng lên NoC tại thời 
gian chạy ................................................................................................................................ 65 
3.4.1. Giải pháp tối ưu sử dụng thuật toán tìm kiếm đầy đủ ...................................... 66 
3.4.1.1. Thuật toán ............................................................................................................ 66 
3.4.1.2. Kết quả mô phỏng và đánh giá .................................................................... 67 
3.4.2. Giải pháp heuristic cho bài toán ánh xạ tại thời gian chạy ............................. 70 
3.4.2.1. Chiến lược chọn vùng gần lồi ....................................................................... 70 
3.4.2.2. Thuật toán ánh xạ heuristic .......................................................................... 73 
3.4.2.3. Kết quả mô phỏng và đánh giá .................................................................... 75 
3.5. Kết luận chương ..................................................................................................... 82 
KẾT LUẬN .............................................................................................................................. 83 
Nội dung và các kết quả đạt được của luận án .......................................................... 83 
Đóng góp khoa học của luận án ...................................................................................... 84 
vi 
Hướng phát triển của luận án ........................................................................................ 85 
DANH MỤC CÁC CÔNG TRÌNH ĐÃ CÔNG BỐ CỦA LUẬN ÁN ........................................ 86 
TÀI LIỆU THAM KHẢO ........................................................................................................... 87 
vii 
DANH MỤC CÁC TỪ VIẾT TẮT 
Ký hiệu Nghĩa tiếng Anh của từ viết tắt Nghĩa tiếng Việt 
ABP Adaptive BackPressure 
ACMD 
Average Communication 
Manhattan Distance 
Khoảng cách Manhattan truyền 
thông trung bình 
AMD Average Manhattan Distance 
Khoảng cách Manhattan trung 
bình 
ARM Advanced RISC Machine Vi xử lý ARM 
ASIC 
Application-Specific Integrated 
Circuit 
Vi mạch tích hợp chuyên dụng 
ATG Application Task Graph Đồ thị tác vụ ứng dụng 
AXI Advanced eXtensible Interface Giao diện mở rộng tiên tiến 
C2R Core to Router Từ lõi IP đến bộ định tuyến 
CAGR Compound Annual Growth Rate Tốc độ tăng trưởng kép hàng năm 
CF CompactFlash Bộ nhớ flash 
CLB Configurable Logic Block Khối Logic cấu hình 
CMPS Chip Multi-Processors Chip đa xử lý 
CPU Central Processing Unit Đơn vị xử lý trung tâm 
DDR Double Data Rate Tốc độ dữ liệu kép 
DDRAM Double Data Rate RAM 
Bộ nhớ truy cập ngẫu nhiên tốc 
độ dữ liệu kép 
DMA Direct Memory Access Truy nhập bộ nhớ trực tiếp 
DP Dynamic Part Phần động 
DPR Dynamic Partial Rec ... yan Mohammad-Hashem, Anil Kanduri, Amir-Mohammad Rahmani, Pasi 
Liljeberg, Axel Jantsch, and Hannu Tenhunen (2015), "Mappro: Proactive runtime 
mapping for dynamic workloads by quantifying ripple effect of applications on 
networks-on-chip", in Proceedings of the 9th International Symposium on 
Networks-on-Chip, p. 26. 
[35] Hennessy John L and David A Patterson (2011), Computer architecture: a 
quantitative approach. Elsevier. 
[36] Holsmark Rickard, Alf Johansson, and Shashi Kumar (2004), "On connecting 
cores to packet switched on-chip networks: A case study with microblaze processor 
cores", in 7th IEEE workshop DDECS, vol. 4. 
[37] Hou Ning, Duoli Zhang, Gaoming Du, Yukun Song, and Haihua Wen (2009), 
"Design and performance evaluation of virtual-channel based NoC", in 2009 3rd 
International Conference on Anti-counterfeiting, Security, and Identification in 
Communication, pp. 294–298. 
[38] Hsiao Pei-Yung, Shih-Yu Lin, and Shih-Shinh Huang (2015), "An FPGA based 
human detection system with embedded platform". Microelectron. Eng., vol. 138, 
pp. 42–46. 
[39] Hu Jingcao and Radu Marculescu (2003), "Energy-aware mapping for tile-based 
NoC architectures under performance constraints", in Proceedings of the 2003 Asia 
and South Pacific Design Automation Conference, pp. 233–239. 
[40] Hu Jingcao and Radu Marculescu (2004), "Application-specific buffer space 
allocation for networks-on-chip router design", in Proceedings of the 2004 
IEEE/ACM International conference on Computer-aided design, pp. 354–361. 
[41] Hubner Michael, Lars Braun, Diana Gohringer, and Jurgen Becker (2008), "Run-
time reconfigurable adaptive multilayer network-on-chip for FPGA-based systems", 
in Parallel and Distributed Processing, 2008. IPDPS 2008. IEEE International 
Symposium on, pp. 1–6. 
[42] Insights Global Market "FPGA market size by application". [Online]. Available: 
https://www.gminsights.com/industry-analysis/embedded-system-market. 
[43] Jain Abhishek Kumar, Khoa Dang Pham, Jin Cui, Suhaib A Fahmy, and Douglas L 
Maskell (2014), "Virtualized execution and management of hardware tasks on a 
hybrid ARM-FPGA platform". J. Signal Process. Syst., vol. 77, no. 1–2, pp. 61–76. 
[44] Jantsch Axel and Hannu Tenhunen (2002), "Network on chip", in Proceedings of 
the Conference Radio vetenskap och Kommunication, Stockholm. 
[45] Jantsch Axel and Hannu Tenhunen (2003), Networks on chip., vol. 38. Springer. 
[46] Khan Gul N and Victor Dumitriu (2009), "Simulation environment for design and 
verification of Network-on-Chip and multi-core systems", in 2009 IEEE 
International Symposium on Modeling, Analysis & Simulation of Computer and 
Telecommunication Systems, pp. 1–9. 
[47] Kim Daewook, Manho Kim, and Gerald E Sobelman (2006), "NIUGAP: low 
latency network interface architecture with gray code for networks-on-chip", in 
2006 IEEE International Symposium on Circuits and Systems, pp. 4. 
90 
[48] Kim Dong-Jin, Yeon-Jeong Ju, and Young-Seak Park (2015), "An Implementation 
of SoC FPGA-based Real-time Object Recognition and Tracking System". IEMEK 
J. Embed. Syst. Appl., vol. 10, no. 6, pp. 363–372. 
[49] Kumar Rakesh, Dean M Tullsen, Parthasarathy Ranganathan, Norman P Jouppi, 
and Keith I Farkas (2004), "Single-ISA heterogeneous multi-core architectures for 
multithreaded workload performance". ACM SIGARCH Comput. Archit. News, 
vol. 32, no. 2, p. 64. 
[50] Kumar Shashi, Axel Jantsch, J-P Soininen, Martti Forsell, Mikael Millberg, Johny 
Oberg, Kari Tiensyrja, and Ahmed Hemani (2002), "A network on chip 
architecture and design methodology", in VLSI, 2002. Proceedings. IEEE 
Computer Society Annual Symposium on, pp. 105–112. 
[51] Kundu P (2006), "On-die interconnects for next generation cmps", in Workshop on 
On-and Off-Chip Interconnection Networks for Multicore Systems (OCIN). 
[52] Le Hung T, Hai N Nguyen, Nam Pham Ngoc, Anh T Pham, Hoa Le Minh, and 
Truong Cong Thang (2015), "Quality-driven bitrate adaptation method for HTTP 
live-streaming", in 2015 IEEE International Conference on Communication 
Workshop (ICCW), pp. 1771–1776. 
[53] Lei Tang and Shashi Kumar (2003), "Algorithms and tools for network on chip 
based system design", in Integrated Circuits and Systems Design, 2003. SBCCI 
2003. Proceedings. 16th Symposium on, pp. 163–168. 
[54] Leibo L I U, WANG Dong, CHEN Yingjie, Z H U Min, Y I N Shouyi, and W E I 
Shaojun (2016), "An Implementation of Multiple-Standard Video Decoder on a 
Mixed-Grained Reconfigurable Computing Platform". IEICE Trans. Inf. Syst., vol. 
99, no. 5, pp. 1285–1295. 
[55] Liang Jian, Sriram Swaminathan, and Russell Tessier (2000), "aSOC: A scalable, 
single-chip communications architecture", in Parallel Architectures and 
Compilation Techniques, 2000. Proceedings. International Conference on, pp. 37–
46. 
[56] Lin Liang-Yu, Cheng-Yeh Wang, Pao-Jui Huang, Chih-Chieh Chou, and Jing-Yang 
Jou (2005), "Communication-driven task binding for multiprocessor with latency 
insensitive network-on-chip", in Proceedings of the ASP-DAC 2005. Asia and South 
Pacific Design Automation Conference, 2005., vol. 1, pp. 39–44. 
[57] Lu Ye, John V McCanny, and Sakir Sezer (2011), "Exploring Virtual-Channel 
architecture in FPGA based Networks-on-Chip.", in SoCC, pp. 302–307. 
[58] Luo Junwen, Graeme Coapes, Terrence Mak, Tadashi Yamazaki, Chung Tin, and 
Patrick Degenaar (2016), "Real-Time Simulation of Passage-of-Time Encoding in 
Cerebellum Using a Scalable FPGA-Based System". IEEE Trans. Biomed. Circuits 
Syst., vol. 10, no. 3, pp. 742–753. 
[59] Manolache Sorin, Petru Eles, and Zebo Peng (2005), "Fault and energy-aware 
communication mapping with guaranteed latency for applications implemented on 
NoC", in Proceedings of the 42nd annual Design Automation Conference, pp. 266–
269. 
[60] Marescaux Théodore, Andrei Bartic, Dideriek Verkest, Serge Vernalde, and Rudy 
Lauwereins (2002), "Interconnection networks enable fine-grain dynamic multi-
tasking on FPGAs", in International Conference on Field Programmable Logic and 
Applications, pp. 795–805. 
91 
[61] Marwedel Peter, Jürgen Teich, Georgia Kouveli, Iuliana Bacivarov, Lothar Thiele, 
Soonhoi Ha, Chanhee Lee, Qiang Xu, and Lin Huang (2011), "Mapping of 
applications to MPSoCs", in Proceedings of the seventh IEEE/ACM/IFIP 
international conference on Hardware/software codesign and system synthesis, pp. 
109–118. 
[62] Mello Aline, Leonel Tedesco, Ney Calazans, and Fernando Moraes (2005), 
"Virtual channels in networks on chip: implementation and evaluation on hermes 
NoC", in Proceedings of the 18th annual symposium on Integrated circuits and 
system design, pp. 178–183. 
[63] Meroni Alessandro, Vincenzo Rana, Marco Santambrogio, and Donatella Sciuto 
(2008), "A requirements-driven reconfigurable SoC communication infrastructure 
design flow", in Electronic Design, Test and Applications, 2008. DELTA 2008. 4th 
IEEE International Symposium on, pp. 405–409. 
[64] Mori Kenichi, Adam Esch, Abderazek Ben Abdallah, and Kenichi Kuroda (2010), 
"Advanced design issues for OASIS network-on-chip architecture", in Broadband, 
Wireless Computing, Communication and Applications (BWCCA), 2010 
International Conference on, pp. 74–79. 
[65] Murali Srinivasan, Martijn Coenen, Andrei Radulescu, Kees Goossens, and 
Giovanni De Micheli (2006), "A methodology for mapping multiple use-cases onto 
networks on chips", in Proceedings of the conference on Design, automation and 
test in Europe: Proceedings, pp. 118–123. 
[66] Murali Srinivasan and Giovanni De Micheli (2004), "Bandwidth-constrained 
mapping of cores onto NoC architectures", in Proceedings of the conference on 
Design, automation and test in Europe-Volume 2, pp. 1–6. 
[67] Ngoc Nam Pham, Gauthier Lafruit, Geert Deconinck, and Rudy Lauwereins (2002), 
"A fast QoS adaptation algorithm for MPEG-4 multimedia applications", in 
International Workshop on Interactive Distributed Multimedia Systems and 
Telecommunication Services, pp. 92–105. 
[68] Ngoc Nam Pham, Gauthier Lafruit, Jean-Yves Mignolet, Geert Deconinck, and 
Rudy Lauwereins (2004), "QOS Aware HW/SW Partitioning on Run-time 
Reconfigurable Multimedia Platforms.", in ERSA, pp. 84–92. 
[69] Ngoc N Pham, G Lafruit, S Vernalde, and R Lauwereins (2002), "Real-Time 3D 
Applications on Mobile Platforms With Run-Time Reconfigurable Hardware 
Accelerator", pp. 25–29. 
[70] Ngoc N Pham, W van Raemdonck, Gauthier Lafruit, Geert Deconinck, and Rudy 
Lauwereins (2002), "A qos framework for interactive 3d applications", in 10th Int. 
Conf. in Central Europe on Computer Graphics, Visualization and Computer 
Vision (WSCG-2002), pp. 317–325. 
[71] Nguyen Son Truong and Shigeru Oyanagi (2010), "The design of on-the-fly virtual 
channel allocation for low cost high performance on-chip routers", in Networking 
and Computing (ICNC), 2010 First International Conference on, pp. 88–94. 
[72] Ni Lionel M and Philip K McKinley (1993), "A survey of wormhole routing 
techniques in direct networks". Computer (Long. Beach. Calif)., vol. 26, no. 2, pp. 
62–76. 
[73] Orsila Heikki, Tero Kangas, Erno Salminen, Timo D Hämäläinen, and Marko 
Hännikäinen (2007), "Automated memory-aware application distribution for multi-
processor system-on-chips". J. Syst. Archit., vol. 53, no. 11, pp. 795–815. 
92 
[74] Ost Luciano, Gabriel Marchesan Almeida, Marcelo Mandelli, Eduardo Wachter, 
Sameer Varyani, Gilles Sassatelli, Leandro Soares Indrusiak, Michel Robert, and 
Fernando Moraes (2011), "Exploring heterogeneous NoC-based MPSoCs: From 
FPGA to high-level modeling", in 6th International Workshop on Reconfigurable 
Communication-Centric Systems-on-Chip, ReCoSoC 2011 - Proceedings, pp. 1–8. 
[75] Pang Ke, Virginie Fresse, Suying Yao, and Otavio Alcantara De Lima (2015), 
"Task mapping and mesh topology exploration for an FPGA-based network on 
chip". Microprocess. Microsyst., vol. 39, no. 3, pp. 189–199. 
[76] Radulescu Andrei, John Dielissen, Kees Goossens, Edwin Rijpkema, and Paul 
Wielage (2004), "An efficient on-chip network interface offering guaranteed 
services, shared-memory abstraction, and flexible network configuration", in 
Design, Automation and Test in Europe Conference and Exhibition, 2004. 
Proceedings, vol. 2, pp. 878–883. 
[77] Rana Vincenzo, Srinivasan Murali, David Atienza, Marco Domenico 
Santambrogio, Luca Benini, and Donatella Sciuto (2009), "Minimization of the 
reconfiguration latency for the mapping of applications on FPGA-based systems", 
in Proceedings of the 7th IEEE/ACM international conference on 
Hardware/software codesign and system synthesis, pp. 325–334. 
[78] Research Grand View "FPGA Market". [Online]. Available: 
[79] Rhee Chae-Eun, Han-You Jeong, and Soonhoi Ha (2004), "Many-to-many core-
switch mapping in 2-D mesh NoC architectures", in Computer Design: VLSI in 
Computers and Processors, 2004. ICCD 2004. Proceedings. IEEE International 
Conference on, , pp. 438–443. 
[80] Sahu Pradip Kumar and Santanu Chattopadhyay (2013), "A survey on application 
mapping strategies for network-on-chip design". J. Syst. Archit., vol. 59, no. 1, pp. 
60–76. 
[81] dos Santos Israel Mendonça, Felipe M G França, and Victor Goulart (2014), 
"Performance of Low Buffer Resource Flexible Router for NoCs", in in The Ninth 
International Conference on Systems and Networks Communications, pp. 35–41. 
[82] Schelle Graham and Dirk Grunwald (2006), "Onchip interconnect exploration for 
multicore processors utilizing FPGAs", in 2nd Workshop on Architecture Research 
using FPGA Platforms, pp. 1–4. 
[83] Sethuraman Balasubramanian and Ranga Vemuri (2006), "Multi2 Router: A Novel 
Multi Local Port Router Architecture With Broadcast Facility For FPGA-Based 
Networks-On-Chip", in 2006 International Conference on Field Programmable 
Logic and Applications, pp. 1–4. 
[84] Shang Li and Niraj K Jha (2002), "Hardware-software co-synthesis of low power 
real-time distributed embedded systems with dynamically reconfigurable FPGAs", 
in Proceedings of the 2002 Asia and South Pacific Design Automation Conference, 
pp. 345. 
[85] Singh Amit Kumar, Thambipillai Srikanthan, Akash Kumar, and Wu Jigang (2010), 
"Communication-aware heuristics for run-time task mapping on NoC-based 
MPSoC platforms". J. Syst. Archit., vol. 56, no. 7, pp. 242–255. 
[86] Singhal Love and Elaheh Bozorgzadeh (2006), "Multi-layer floorplanning on a 
sequence of reconfigurable designs", in 2006 International Conference on Field 
Programmable Logic and Applications, pp. 1–8. 
93 
[87] Sironi Filippo, Marco Triverio, Henry Hoffmann, Martina Maggio, and Marco D 
Santambrogio (2010), "Self-aware adaptation in FPGA-based systems", in 2010 
International Conference on Field Programmable Logic and Applications, pp. 187–
192. 
[88] Stuijk Sander, Marc Geilen, and Twan Basten (2006), "SDF3: SDF For Free.", in 
ACSD, vol. 6, pp. 276–278. 
[89] Trimberger Stephen M (2015), "Three ages of FPGAs: a retrospective on the first 
thirty years of FPGA technology". Proc. IEEE, vol. 103, no. 3, pp. 318–331. 
[90] Vestias Mario and Horácio Neto (2014), "Trends of cpu, gpu and fpga for high-
performance computing", in 2014 24th International Conference on Field 
Programmable Logic and Applications (FPL), pp. 1–6. 
[91] Wiegand Thomas, Heiko Schwarz, Anthony Joch, Faouzi Kossentini, and Gary J 
Sullivan (2003), "Rate-constrained coder control and comparison of video coding 
standards". IEEE Trans. circuits Syst. video Technol., vol. 13, no. 7, pp. 688–703. 
[92] Wildermann Stefan, Tobias Ziermann, and Jürgen Teich (2009), "Run time 
mapping of adaptive applications onto homogeneous NoC-based reconfigurable 
architectures", in Field-Programmable Technology, 2009. FPT 2009. International 
Conference on, , pp. 514–517. 
[93] Wu Dong, Bashir M Al-Hashimi, and Petru Eles (2003), "Scheduling and mapping 
of conditional task graph for the synthesis of low power embedded systems". IEE 
Proceedings-Computers Digit. Tech., vol. 150, no. 5, pp. 262–273. 
[94] Xilinx "Software". [Online]. Available: https://www.xilinx.com/products/design-
tools/ise-design-suite.html. 
[95] Xilinx "Basic FPGA Architecture (Virtex-6)". [Online]. Available: 
www.xilinx.com/training/downloads/virtex-6-slice-and-io-resources.pptx. 
[96] Xilinx "FPGA Families". [Online]. Available: 
https://www.xilinx.com/products/silicon-devices/fpga.html. 
[97] Xilinx "Partial Reconfiguration User Guide - UG702". [Online]. Available: 
[98] Xilinx "LogiCORE IP AXI HWICAP (v2.02.a)". [Online]. Available: 
3_a/ds817_axi_hwicap.pdf. 
[99] Xilinx "LogiCORE IP XPS HWICAP (v5.00a)". [Online]. Available: 
[100] Ye Terry Tao, Giovanni De Micheli, and Luca Benini (2002), "Analysis of power 
consumption on switch fabrics in network routers", in Proceedings of the 39th 
annual Design Automation Conference, pp. 524–529.