Luận án Tối ưu hóa và đánh giá hiệu năng của tổ chức cache trong hệ thống vi xử lý thế hệ sau

BỘ GIÁO DỤC VÀ ĐÀO TẠO 
TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI 
HỒ VĂN PHI 
TỐI ƯU HÓA VÀ ĐÁNH GIÁ HIỆU NĂNG 
CỦA TỔ CHỨC CACHE TRONG HỆ 
THỐNG VI XỬ LÝ THẾ HỆ SAU 
LUẬN ÁN TIẾN SĨ KỸ THUẬT VIỄN THÔNG 
Hà Nội - 2014 
BỘ GIÁO DỤC VÀ ĐÀO TẠO 
TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI 
HỒ VĂN PHI 
TỐI ƯU HÓA VÀ ĐÁNH GIÁ HIỆU NĂNG 
CỦA TỔ CHỨC CACHE TRONG HỆ 
THỐNG VI XỬ LÝ THẾ HỆ SAU 
 Chuyên ngành: Kỹ thuật Viễn thông 
 Mã số: 62520208 
LUẬN ÁN TIẾN SĨ KỸ THUẬT VIỄN THÔNG 
NGƯỜI HƯỚNG DẪN KHOA HỌC: 
 1. TS. HỒ KHÁNH LÂM 
 2. TS. NGUYỄN VIẾT NGUYÊN 
Hà Nội - 2014 
LỜI CAM ĐOAN 
Tôi xin cam đoan đây là công trình của riêng tôi. Tất cả các ấn phẩm được 
công bố chung với các cán bộ hướng dẫn khoa học và các đồng nghiệp đã được sự 
đồng ý của các tác giả trước khi đưa vào Luận án. Các kết quả trong Luận án là 
trung thực, chưa từng được công bố trong bất kỳ công trình nào. 
 Tác giả Luận án 
 Hồ Văn Phi 
LỜI CẢM ƠN 
Đầu tiên, tôi xin bày tỏ lời cảm ơn chân thành và sự kính trọng đến các Thầy 
giáo TS. Hồ Khánh Lâm và TS. Nguyễn Viết Nguyên, các Thầy đã nhận tôi làm 
nghiên cứu sinh và hướng dẫn tôi rất nhiệt tình trong suốt thời gian học tập, nghiên 
cứu và thực hiện bản Luận án này. Các Thầy đã tận tình chỉ bảo và giúp đỡ tôi cả về 
lĩnh vực khoa học cũng như trong cuộc sống. Tôi vô cùng biết ơn sự kiên trì của các 
Thầy, các Thầy đã dành nhiều thời gian để đọc cẩn thận và góp nhiều ý kiến quý 
báu cho bản thảo của Luận án. Những kiến thức mà tôi nhận được từ các Thầy 
không chỉ là bản Luận án mà trên hết là cách nhìn nhận, đánh giá cũng như phương 
thức giải quyết vấn đề một cách toàn diện và khoa học. 
Tôi xin trân trọng cảm ơn Lãnh đạo Trường Đại Học Bách khoa Hà Nội, Viện 
Sau Đại học, Viện Điện tử - Viễn thông và Bộ môn Điện tử & Kỹ thuật máy tính đã 
tạo điều kiện thuận lợi cho tôi được học tập và làm nghiên cứu sinh, luôn quan tâm 
động viên tôi trong suốt quá trình học tập và nghiên cứu. 
Tôi xin chân thành cảm ơn sự giúp đỡ tận tình của các GS, PGS, TS, các 
Thầy, Cô giáo trong Bộ môn Điện Tử & Kỹ thuật máy tính, Viện Điện tử - Viễn 
thông, các Nhà khoa học trong và ngoài Trường Đại học Bách khoa Hà Nội. 
Tôi xin trân trọng cảm ơn Lãnh đạo Trường Đại học Quy Nhơn và Khoa Kỹ 
thuật & Công nghệ - Trường Đại học Quy Nhơn, cũng như bạn bè đồng nghiệp đã 
ủng hộ và tạo mọi điều kiện thuận lợi giúp đỡ tôi trong suốt thời gian học tập, 
nghiên cứu và hoàn thành Luận án. 
Cuối cùng, tôi muốn dành lời cảm ơn đến những người thân yêu nhất của tôi. 
Bản Luận án này là món quà quý giá tôi xin được kính tặng cho cha mẹ, vợ và các 
con thân yêu của tôi. 
 Hà Nội, tháng 06 năm 2014 
 Tác giả Luận án 
 Hồ Văn Phi 
MỤC LỤC 
DANH MỤC CÁC KÝ HIỆU VÀ CHỮ VIẾT TẮT 
DANH MỤC CÁC BẢNG 
DANH MỤC CÁC HÌNH, ẢNH VÀ ĐỒ THỊ 
MỞ ĐẦU...... ................................................................................................. 1 
1. Tính cấp thiết của luận án ..................................................................... 1 
2. Mục đích nghiên cứu của luận án .......................................................... 4 
3. Đối tượng và phạm vi nghiên cứu của luận án ..................................... 4 
4. Phương pháp nghiên cứu của luận án ................................................... 4 
5. Ý nghĩa khoa học và thực tiễn của luận án ........................................... 5 
6. Cấu trúc của luận án .............................................................................. 5 
Chương 1. TỔNG QUAN VỀ KIẾN TRÚC CHIP ĐA XỬ LÝ, ĐA 
LUỒNG ....................................................................................... 6 
1.1. Giới thiệu ............................................................................................. 6 
1.2. Kiến trúc của chip đa xử lý, đa luồng ................................................ 6 
1.2.1. Kiến trúc chung của chip đa xử lý, đa luồng ....................................6 
1.2.2. Kiến trúc chip đa xử lý, đa luồng đồng thời ................................... 11 
1.2.3. Mạng liên kết trên chip ...................................................................... 12 
1.2.4. Phân cấp hệ thống nhớ ....................................................................... 16 
1.3. Kết luận chương 1 ............................................................................. 18 
Chương 2. NGHIÊN CỨU TỔ CHỨC CACHE, CHÍNH SÁCH 
THAY THẾ CACHE TRONG KIẾN TRÚC CHIP ĐA XỬ 
LÝ, ĐA LUỒNG ....................................................................... 19 
2.1. Tổ chức cache trong kiến trúc chip đa xử lý, đa luồng ................... 19 
2.1.1. Cache và các nguyên tắc làm việc của cache .................................. 19 
2.1.1.1. Vị trí tạm thời ................................................................................... 20 
2.1.1.2. Vị trí không gian ............................................................................... 20 
2.1.1.3. Vị trí tuần tự ..................................................................................... 20 
2.1.2. Các thành phần của cache ................................................................. 20 
2.1.3. Các tổ chức cache ................................................................................ 21 
2.1.3.1. Cache liên kết đầy đủ ........................................................................ 22 
2.1.3.2. Cache sắp xếp trực tiếp..................................................................... 24 
2.1.3.3. Cache liên kết tập hợp ...................................................................... 26 
2.2. Các đặc tính hiệu năng của cache .................................................... 28 
2.2.1. Các tỷ số trúng cache và trượt cache ............................................... 29 
2.2.1.1. Trúng cache ...................................................................................... 29 
2.2.1.2. Trượt cache ...................................................................................... 29 
2.2.1.3. Tỷ số trúng cache, trượt cache và trượt penalty ................................ 29 
2.2.1.4. Bus bộ nhớ, kích thước từ nhớ, kích thước khối và trượt penalty ....... 31 
2.2.1.5. Trượt cache cục bộ và toàn cục ........................................................ 31 
2.2.1.7. Ảnh hưởng của tổ chức cache đến trượt penalty ............................... 33 
2.2.1.8. Kích thước khối cache và tỷ số trượt ................................................. 34 
2.2.1.9. Các loại trượt cache ......................................................................... 35 
2.2.1.10. Tổ chức cache ảnh hưởng đến tốc độ của CPU ............................... 36 
2.2.2. Các giải pháp tăng hiệu năng của cache ......................................... 38 
2.3. Các chính sách thay thế dòng cache ..................................................... 38 
2.3.1. Chính sách thay thế cache LRU ....................................................... 39 
2.3.2. Chính sách thay thế cache LFU ........................................................ 39 
2.3.3. Chính sách thay thế cache FIFO ...................................................... 39 
2.3.4. Chính sách thay thế cache Random ................................................. 39 
2.3.5. Chính sách thay thế cache NRU ....................................................... 40 
2.3.6. Chính sách thay thế cache SRRIP.................................................... 40 
2.3.7. Chính sách thay thế cache DRRIP ................................................... 42 
2.4. Ghi và đọc cache ................................................................................ 42 
2.4.1. Ghi cache .............................................................................................. 42 
2.4.1.1. Ghi thông qua ................................................................................... 43 
2.4.1.2. Ghi trở lại ......................................................................................... 44 
2.4.2. Đọc cache .............................................................................................. 46 
2.4.2.1. Đọc bên cạnh .................................................................................... 46 
2.5.2.2. Đọc thông suốt .................................................................................. 47 
2.5. Cache chia sẻ thông minh ................................................................. 48 
2.5.1. Tổ chức phân cấp cache trong các chip đa xử lý ........................... 48 
2.5.2. Cache chia sẻ thông minh .................................................................. 49 
2.6. Tính nhất quán cache trong các chip đa xử lý, đa luồng ................ 50 
2.6.1. Thế nào là nhất quán cache ............................................................... 50 
2.6.2. Các giao thức nhất quán cache ......................................................... 52 
2.7. Kết luận chương 2 ............................................................................. 52 
Chương 3. PHÂN TÍCH ĐÁNH GIÁ HIỆU NĂNG CỦA TỔ CHỨC 
CACHE TRONG KIẾN TRÚC CHIP ĐA XỬ LÝ, ĐA 
LUỒNG ..................................................................................... 53 
3.1. Cơ sở lý thuyết để phân tích đánh giá hiệu năng của tổ chức 
cache .................................................................................................. 53 
3.1.1. Kiến trúc chip đa xử lý, đa luồng là mạng xếp hàng đóng đa 
lớp có dạng tích các xác suất (MCPFQN) ....................................... 53 
3.1.1.1. Khái quát mạng xếp hàng đóng ......................................................... 53 
3.1.1.2. Khái quát mạng xếp hàng đóng có dạng tích các xác suất ................ 56 
3.1.1.3. Kiến trúc chip đa xử lý, đa luồng là mạng xếp hàng đóng đa lớp 
có dạng tích các xác suất (MCPFQN)............................................... 58 
3.1.2. Thuật toán phân tích giá trị trung bình (MVA) đánh giá hiệu 
năng cho các mạng xếp hàng đóng có dạng tích các xác suất ...... 59 
3.1.2.1. Mạng xếp hàng đóng đơn lớp có dạng tích các xác suất ................... 59 
3.1.2.2. Mạng xếp hàng đóng đa lớp có dạng tích các xác suất ..................... 61 
3.2. Mô hình tổ chức cache trong kiến trúc chip đa xử lý, đa luồng...... 62 
3.2.1. Khái quát .............................................................................................. 62 
3.2.2. Mô hình tổ chức cache trong kiến trúc chip đa xử lý, đa 
luồng...................................................................................................... 63 
3.3. Phân tích đánh giá hiệu năng của tổ chức cache trong kiến trúc 
chip đa xử lý, đa luồng ..................................................................... 64 
3.3.1. Mô hình thực hiện phân tích hiệu năng của kiến trúc chip đa 
xử lý, đa luồng ..................................................................................... 64 
3.3.1.1. Mô hình tổng quát............................................................................. 64 
3.3.1.2. Mô hình rút gọn ................................................................................ 66 
3.3.2. Kết quả mô phỏng và đánh giá hiệu năng cho kiến trúc CMP 
đa luồng ................................................................................................ 72 
3.3.2.1. Kết quả mô phỏng cho các kiến trúc CMP đa luồng.......................... 72 
3.3.2.2. Đánh giá hiệu năng các chip đa xử lý, đa luồng ............................... 83 
3.4. Kết luận chương 3 ............................................................................. 84 
Chương 4. GIẢI PHÁP TỐI ƯU HÓA HIỆU NĂNG CỦA TỔ CHỨC 
CACHE TRONG KIẾN TRÚC CHIP ĐA XỬ LÝ, ĐA 
LUỒNG ..................................................................................... 85 
4.1. Kiến trúc cụm lõi cho chip đa xử lý, đa luồng ................................. 85 
4.1.1. Khái quát .............................................................................................. 85 
4.1.2. Mô hình MCPFQN cho kiến trúc cụm lõi ....................................... 86 
4.1.2.1. Mô hình MCPFQN tổng quát của kiến trúc cụm lõi .......................... 86 
4.1.2.2. Mô hình MCPFQN rút gọn của kiến trúc cụm lõi ............................. 88 
4.1.3. Kết quả mô phỏng và đánh giá hiệu năng cho kiến trúc cụm 
lõi ........................................................................................................... 90 
4.1.3.1. Kết quả mô phỏng cho kiến trúc cụm lõi ........................................... 90 
4.1.3.2. Đánh giá hiệu năng cho kiến trúc cụm lõi ......................................... 93 
4.2. Lựa chọn cấu hình mạng liên kết trên chip ..................................... 94 
4.2.1. Khái quát .............................................................................................. 94 
4.2.2. Đề xuất công thức tính trễ truyền thông trung bình cho mạng 
liên kết trên chip ................................................................................. 94 
4.2.3. Lựa chọn cấu hình mạng liên kết trên chip ................................. 99 
4.2.3.1. Kết quả mô phỏng ............................................................................. 99 
4.2.3.2. Đánh giá kết quả ............................................................................ 104 
4.3. Kết luận chương 4 ........................................................................... 104 
KẾT LUẬN ............................................................................................... 106 
TÀI LIỆU THAM KHẢO ........................................................................ 107 
DANH MỤC CÁC CÔNG TRÌNH ĐÃ CÔNG BỐ CỦA LUẬN ÁN .... 115 
PHỤ LỤC..... ............................................................................................. 116 
Phụ lục 1. Kịch bản mô phỏng đánh giá hiệu năng của tổ chức cache 
trong kiến trúc CMP đa luồng có 2 cấp cache và 3 cấp 
cache ...................................................................................... 116 
Phụ lục 2. Kịch bản mô phỏng đánh giá hiệu năng của tổ chức cache 
trong kiến trúc cụm lõi 3 cấp cache ..................................... 130 
DANH MỤC CÁC KÝ HIỆU VÀ CHỮ VIẾT TẮT 
Ký hiệu Tên tiếng Anh Tên tiếng Việt 
A 
ACM Association for Computing 
Machinery 
Hiệp hội kỹ thuật tính toán Hoa 
Kỳ 
ALU Arithmetic Logic Unit Đơn vị số học và logic 
AMAT Average Memory Access Time Thời gian trung bình truy nhập 
bộ nhớ 
AMC Asymmetric Multi-core Chip Chip đa lõi bất đối xứng 
ANSI American National Standards 
Institute 
Viện tiêu chuẩn quốc gia Hoa 
Kỳ 
ASCII American Standards Code for 
Information Interchange 
Chuẩn mã trao đổi thông tin 
Hoa Kỳ 
ASIC Application-Specific Integrate 
Circuit 
Mạch tích hợp ứng dụng 
chuyên biệt 
B 
BCE Base Core Equivalents Tương đương lõi cơ sở 
BIP Bimodal Insertion Policy Chính sách chèn hai phương 
thức 
BRRIP Bimodal Re-Reference Interval 
Prediction (Bimoda ... 
các lõi, và có 3 cấp cache với L3 cache chia sẻ cho các lõi được trình bày như trong 
bảng 3.2. 
I.2.3. Mô phỏng CMP đa luồng có 8-lõi 
1. Vẽ mô hình mạng 
Trên giao diện ở hình I.2, tiến hành vẽ mô hình MCFPQN của kiến trúc CMP 
8-lõi. Mô hình CMP 8-lõi có 2 cấp cache với L2 cache chia sẻ cho các lõi được biểu 
diễn như hình 3.16a. Mô hình CMP 8-lõi có 3 cấp cache với L3 cache chia sẻ cho 
các lõi được biểu diễn như hình 3.16b. 
2. Thiết lập các thông số cho mỗi nút 
 Đối với CMP 8-lõi có 2 cấp cache với L2 cache chia sẻ cho các lõi 
 Xác suất định tuyến ở các nút 
124 
- Xác suất định tuyến cho tất cả các CPU: p11 = p22 = p33 = p44 = p55 = p66 = p77 
= p88 = 0,15 
- Xác suất định tuyến từ CPU1 đến L11 cache: p1L1 = 0,85 
- Xác suất định tuyến từ CPU2 đến L21 cache: p2L1 = 0,85 
- Xác suất định tuyến từ CPU3 đến L31 cache: p3L1 = 0,85 
- Xác suất định tuyến từ CPU4 đến L41 cache: p4L1 = 0,85 
- Xác suất định tuyến từ CPU5 đến L51 cache: p5L1 = 0,85 
- Xác suất định tuyến từ CPU6 đến L61 cache: p6L1 = 0,85 
- Xác suất định tuyến từ CPU7 đến L71 cache: p7L1 = 0,85 
- Xác suất định tuyến từ CPU8 đến L81 cache: p8L1 = 0,85 
- Xác suất định tuyến từ L11 cache đến CPU1: pL1,1 = 0,7 
- Xác suất định tuyến từ L21 cache đến CPU2: pL1,2 = 0,7 
- Xác suất định tuyến từ L31 cache đến CPU3: pL1,3 = 0,7 
- Xác suất định tuyến từ L41 cache đến CPU4: pL1,4 = 0,7 
- Xác suất định tuyến từ L51 cache đến CPU5: pL1,5 = 0,7 
- Xác suất định tuyến từ L61 cache đến CPU6: pL1,6 = 0,7 
- Xác suất định tuyến từ L71 cache đến CPU7: pL1,7 = 0,7 
- Xác suất định tuyến từ L81 cache đến CPU8: pL1,8 = 0,7 
- Xác suất định tuyến từ L11 cache đến Int+L2 cache: pL1L2 = 0,3 
- Xác suất định tuyến từ L21 cache đến Int+L2 cache: pL1L2 = 0,3 
- Xác suất định tuyến từ L31 cache đến Int+L2 cache: pL1L2 = 0,3 
- Xác suất định tuyến từ L41 cache đến Int+L2 cache: pL1L2 = 0,3 
- Xác suất định tuyến từ L51 cache đến Int+L2 cache: pL1L2 = 0,3 
- Xác suất định tuyến từ L61 cache đến Int+L2 cache: pL1L2 = 0,3 
- Xác suất định tuyến từ L71 cache đến Int+L2 cache: pL1L2 = 0,3 
125 
- Xác suất định tuyến từ L81 cache đến Int+L2 cache: pL1L2 = 0,3 
- Xác suất định tuyến từ Int+L2 cache đến CPU1: pL2,1 = 0,1 
- Xác suất định tuyến từ Int+L2 cache đến CPU2: pL2,2 = 0,1 
- Xác suất định tuyến từ Int+L2 cache đến CPU3: pL2,3 = 0,1 
- Xác suất định tuyến từ Int+L2 cache đến CPU4: pL2,4 = 0,1 
- Xác suất định tuyến từ Int+L2 cache đến CPU5: pL2,5 = 0,1 
- Xác suất định tuyến từ Int+L2 cache đến CPU6: pL2,6 = 0,1 
- Xác suất định tuyến từ Int+L2 cache đến CPU7: pL2,7 = 0,1 
- Xác suất định tuyến từ Int+L2 cache đến CPU8: pL2,8 = 0,1 
- Xác suất định tuyến từ Int+L2 cache đến MemoryBus+Mem: pL2Mem = 0,2 
- Xác suất định tuyến từ MemoryBus+Mem đến CPU1: pMem1 = 0,125 
- Xác suất định tuyến từ MemoryBus+Mem đến CPU2: pMem2 = 0,125 
- Xác suất định tuyến từ MemoryBus+Mem đến CPU3: pMem3 = 0,125 
- Xác suất định tuyến từ MemoryBus+Mem đến CPU4: pMem4 = 0,125 
- Xác suất định tuyến từ MemoryBus+Mem đến CPU5: pMem5 = 0,125 
- Xác suất định tuyến từ MemoryBus+Mem đến CPU6: pMem6 = 0,125 
- Xác suất định tuyến từ MemoryBus+Mem đến CPU7: pMem7 = 0,125 
- Xác suất định tuyến từ MemoryBus+Mem đến CPU8: pMem8 = 0,125 
 Thời gian phục vụ trung bình ở các nút được phân bố theo hàm mũ 
- Thời gian phục vụ trung bình tại nút CPU1 là 0,5ns, CPU2 là 0,5ns, CPU3 là 
0,5ns, CPU4 là 0,5ns, CPU5 là 0,5ns, CPU6 là 0,5ns, CPU7 là 0,5ns và 
CPU8 là 0,5ns 
- Thời gian phục vụ trung bình tại nút L11 cache là 1ns, L21 cache là 1ns, L31 
cache là 1ns, L41 cache là 1ns, L51 cache là 1ns, L61 cache là 1ns, L71 
cache là 1ns và L81 cache là 1ns 
126 
- Thời gian phục vụ trung bình tại nút Int+L2 cache là 2,5ns 
- Thời gian phục vụ trung bình tại nút MemoryBus+Mem là 40ns 
 Đối với CMP 8-lõi có 3 cấp cache với L3 cache chia sẻ cho các lõi 
 Xác suất định tuyến ở các nút 
- Xác suất định tuyến cho tất cả các CPU: p11 = p22 = p33 = p44 = p55 = p66 = p77 
= p88 = 0,15 
- Xác suất định tuyến từ CPU1 đến L11 cache: p1L1 = 0,85 
- Xác suất định tuyến từ CPU2 đến L21 cache: p2L1 = 0,85 
- Xác suất định tuyến từ CPU3 đến L31 cache: p3L1 = 0,85 
- Xác suất định tuyến từ CPU4 đến L41 cache: p4L1 = 0,85 
- Xác suất định tuyến từ CPU5 đến L51 cache: p5L1 = 0,85 
- Xác suất định tuyến từ CPU6 đến L61 cache: p6L1 = 0,85 
- Xác suất định tuyến từ CPU7 đến L71 cache: p7L1 = 0,85 
- Xác suất định tuyến từ CPU8 đến L81 cache: p8L1 = 0,85 
- Xác suất định tuyến từ L11 cache đến CPU1: pL1,1 = 0,7 
- Xác suất định tuyến từ L21 cache đến CPU2: pL1,2 = 0,7 
- Xác suất định tuyến từ L31 cache đến CPU3: pL1,3 = 0,7 
- Xác suất định tuyến từ L41 cache đến CPU4: pL1,4 = 0,7 
- Xác suất định tuyến từ L51 cache đến CPU5: pL1,5 = 0,7 
- Xác suất định tuyến từ L61 cache đến CPU6: pL1,6 = 0,7 
- Xác suất định tuyến từ L71 cache đến CPU7: pL1,7 = 0,7 
- Xác suất định tuyến từ L81 cache đến CPU8: pL1,8 = 0,7 
- Xác suất định tuyến từ L11 cache đến L12 cache: pL1L2 = 0,3 
- Xác suất định tuyến từ L21 cache đến L22 cache: pL1L2 = 0,3 
- Xác suất định tuyến từ L31 cache đến L32 cache: pL1L2 = 0,3 
127 
- Xác suất định tuyến từ L41 cache đến L42 cache: pL1L2 = 0,3 
- Xác suất định tuyến từ L51 cache đến L52 cache: pL1L2 = 0,3 
- Xác suất định tuyến từ L61 cache đến L62 cache: pL1L2 = 0,3 
- Xác suất định tuyến từ L71 cache đến L72 cache: pL1L2 = 0,3 
- Xác suất định tuyến từ L81 cache đến L82 cache: pL1L2 = 0,3 
- Xác suất định tuyến từ L12 cache đến CPU1: pL2,1 = 0,8 
- Xác suất định tuyến từ L22 cache đến CPU2: pL2,2 = 0,8 
- Xác suất định tuyến từ L32 cache đến CPU3: pL2,3 = 0,8 
- Xác suất định tuyến từ L42 cache đến CPU4: pL2,4 = 0,8 
- Xác suất định tuyến từ L52 cache đến CPU5: pL2,5 = 0,8 
- Xác suất định tuyến từ L62 cache đến CPU6: pL2,6 = 0,8 
- Xác suất định tuyến từ L72 cache đến CPU7: pL2,7 = 0,8 
- Xác suất định tuyến từ L82 cache đến CPU8: pL2,8 = 0,8 
- Xác suất định tuyến từ L12 cache đến Int+L3 cache: pL2L3 = 0,2 
- Xác suất định tuyến từ L22 cache đến Int+L3 cache: pL2L3 = 0,2 
- Xác suất định tuyến từ L32 cache đến Int+L3 cache: pL2L3 = 0,2 
- Xác suất định tuyến từ L42 cache đến Int+L3 cache: pL2L3 = 0,2 
- Xác suất định tuyến từ L52 cache đến Int+L3 cache: pL2L3 = 0,2 
- Xác suất định tuyến từ L62 cache đến Int+L3 cache: pL2L3 = 0,3 
- Xác suất định tuyến từ L72 cache đến Int+L3 cache: pL2L3 = 0,2 
- Xác suất định tuyến từ L82 cache đến Int+L3 cache: pL2L3 = 0,2 
- Xác suất định tuyến từ Int+L3 cache đến CPU1: pL3,1 = 0,1 
- Xác suất định tuyến từ Int+L3 cache đến CPU2: pL3,2 = 0,1 
- Xác suất định tuyến từ Int+L3 cache đến CPU3: pL3,3 = 0,1 
- Xác suất định tuyến từ Int+L3 cache đến CPU4: pL3,4 = 0,1 
128 
- Xác suất định tuyến từ Int+L3 cache đến CPU5: pL3,5 = 0,1 
- Xác suất định tuyến từ Int+L3 cache đến CPU6: pL3,6 = 0,1 
- Xác suất định tuyến từ Int+L3 cache đến CPU7: pL3,7 = 0,1 
- Xác suất định tuyến từ Int+L3 cache đến CPU8: pL3,8 = 0,1 
- Xác suất định tuyến từ Int+L3 cache đến MemoryBus+Mem: pL3Mem = 0,2 
- Xác suất định tuyến từ MemoryBus+Mem đến CPU1: pMem1 = 0,125 
- Xác suất định tuyến từ MemoryBus+Mem đến CPU2: pMem2 = 0,125 
- Xác suất định tuyến từ MemoryBus+Mem đến CPU3: pMem3 = 0,125 
- Xác suất định tuyến từ MemoryBus+Mem đến CPU4: pMem4 = 0,125 
- Xác suất định tuyến từ MemoryBus+Mem đến CPU5: pMem5 = 0,125 
- Xác suất định tuyến từ MemoryBus+Mem đến CPU6: pMem6 = 0,125 
- Xác suất định tuyến từ MemoryBus+Mem đến CPU7: pMem7 = 0,125 
- Xác suất định tuyến từ MemoryBus+Mem đến CPU8: pMem8 = 0,125 
 Thời gian phục vụ trung bình ở các nút được phân bố theo hàm mũ 
- Thời gian phục vụ trung bình tại nút CPU1 là 0,5ns, CPU2 là 0,5ns, CPU3 là 
0,5ns, CPU4 là 0,5ns, CPU5 là 0,5ns, CPU6 là 0,5ns, CPU7 là 0,5ns và 
CPU8 là 0,5ns 
- Thời gian phục vụ trung bình tại nút L11 cache là 1ns, L21 cache là 1ns, L31 
cache là 1ns, L41 cache là 1ns, L51 cache là 1ns, L61 cache là 1ns, L71 
cache là 1ns và L81 cache là 1ns 
- Thời gian phục vụ trung bình tại nút L12 cache là 2,5ns, L22 cache là 2,5ns, 
L32 cache là 2,5ns, L42 cache là 2,5ns, L52 cache là 2,5ns, L62 cache là 
2,5ns, L72 cache là 2,5ns và L82 cache là 2,5ns 
- Thời gian phục vụ trung bình tại nút Int+L3 cache là 5ns 
- Thời gian phục vụ trung bình tại nút MemoryBus+Mem là 40ns 
3. Chọn các chỉ số hiệu năng để mô phỏng và đánh giá 
129 
Thời gian đợi tại mỗi nút; thời gian đáp ứng tại mỗi nút; thời gian đáp ứng của 
hệ thống; mức độ sử dụng tại mỗi nút; thông lượng tại mỗi nút; thông lượng của hệ 
thống. 
4. Chọn các thông số mô phỏng 
- Số lượng mẫu cực đại là 5.000.000 
- Độ tin cậy/Độ sai lệch tương đối cực đại là 0,99/0,003 
- Số luồng của mỗi CPU là 8 
- Chọn loại mạng xếp hàng là mạng xếp hàng đóng 
5. Thực hiện mô phỏng 
Các kết quả mô phỏng cho CMP 8-lõi có 2 cấp cache với L2 cache chia sẻ cho 
các lõi, và có 3 cấp cache với L3 cache chia sẻ cho các lõi được trình bày như trong 
bảng 3.3. 
130 
PHỤ LỤC II 
KỊCH BẢN MÔ PHỎNG ĐÁNH GIÁ HIỆU NĂNG CỦA TỔ CHỨC 
CACHE TRONG KIẾN TRÚC CỤM LÕI CÓ 3 CẤP CACHE 
1. Vẽ mô hình mạng 
Trên giao diện ở hình I.2, tiến hành vẽ mô hình MCFPQN của kiến trúc cụm 
lõi trong trường hợp CMP có 8-lõi, 4-lõi/cụm và có 3 cấp cache với L3 cache riêng 
cho mỗi cụm để thực hiện mô phỏng. Mô hình được biểu diễn như hình 4.4. 
2. Thiết lập các thông số cho mỗi nút 
 Xác suất định tuyến ở các nút 
- Xác suất định tuyến cho tất cả các CPU là p11,11 = p21,21 = p31,31 = p41,41 = 
p12,12 = p22,22 = p32,32 = p42,41 = 0,15 
- Xác suất định tuyến từ CPU11 đến L11 cache_1 là p11L1 = 0,85 
- Xác suất định tuyến từ CPU21 đến L21 cache_1là p21L1 = 0,85 
- Xác suất định tuyến từ CPU31 đến L31 cache_1 là p31L1 = 0,85 
- Xác suất định tuyến từ CPU41 đến L41 cache_1 là p41L1 = 0,85 
- Xác suất định tuyến từ CPU12 đến L11 cache_2 là p12L1 = 0,85 
- Xác suất định tuyến từ CPU22 đến L21 cache_2 là p22L1 = 0,85 
- Xác suất định tuyến từ CPU32 đến L31 cache_2 là p32L1 = 0,85 
- Xác suất định tuyến từ CPU42 đến L41 cache_2 là p42L1 = 0,85 
- Xác suất định tuyến từ L11 cache_1 đến CPU11 là pL1,11 = 0,7 
- Xác suất định tuyến từ L21 cache_1 đến CPU21 là pL1,21 = 0,7 
- Xác suất định tuyến từ L31 cache_1 đến CPU31 là pL1,31 = 0,7 
- Xác suất định tuyến từ L41 cache_1 đến CPU41 là pL1,41 = 0,7 
- Xác suất định tuyến từ L11 cache_2 đến CPU12 là pL1,12 = 0,7 
- Xác suất định tuyến từ L21 cache_2 đến CPU22 là pL1,22 = 0,7 
131 
- Xác suất định tuyến từ L31 cache_2 đến CPU32 là pL1,32 = 0,7 
- Xác suất định tuyến từ L41 cache_2 đến CPU42 là pL1,42 = 0,7 
- Xác suất định tuyến từ L11 cache_1 đến L12 cache_1 là pL1L2 = 0,3 
- Xác suất định tuyến từ L21 cache_1 đến L22 cache_1 là pL1L2 = 0,3 
- Xác suất định tuyến từ L31 cache_1 đến L32 cache_1 là pL1L2 = 0,3 
- Xác suất định tuyến từ L41 cache_1 đến L42 cache_1 là pL1L2 = 0,3 
- Xác suất định tuyến từ L11 cache_2 đến L12 cache_2 là pL1L2 = 0,3 
- Xác suất định tuyến từ L21 cache_2 đến L22 cache_2 là pL1L2 = 0,3 
- Xác suất định tuyến từ L31 cache_2 đến L32 cache_2 là pL1L2 = 0,3 
- Xác suất định tuyến từ L41 cache_2 đến L42 cache_2 là pL1L2 = 0,3 
- Xác suất định tuyến từ L12 cache_1 đến CPU11 là pL2,11 = 0,8 
- Xác suất định tuyến từ L22 cache_1 đến CPU21 là pL2,21 = 0,8 
- Xác suất định tuyến từ L32 cache_1 đến CPU31 là pL2,31 = 0,8 
- Xác suất định tuyến từ L42 cache_1 đến CPU41 là pL2,41 = 0,8 
- Xác suất định tuyến từ L12 cache_2 đến CPU12 là pL2,12 = 0,8 
- Xác suất định tuyến từ L22 cache_2 đến CPU22 là pL2,22 = 0,8 
- Xác suất định tuyến từ L32 cache_2 đến CPU32 là pL2,32 = 0,8 
- Xác suất định tuyến từ L42 cache_2 đến CPU42 là pL2,42 = 0,8 
- Xác suất định tuyến từ L12 cache_1 đến Int+L3 cache_1 là pL2L3 = 0,2 
- Xác suất định tuyến từ L22 cache_1 đến Int+L3 cache_1 là pL2L3 = 0,2 
- Xác suất định tuyến từ L32 cache_1 đến Int+L3 cache_1 là pL2L3 = 0,2 
- Xác suất định tuyến từ L42 cache_1 đến Int+L3 cache_1 là pL2L3 = 0,2 
- Xác suất định tuyến từ L12 cache_2 đến Int+L3 cache_2 là pL2L3 = 0,2 
- Xác suất định tuyến từ L22 cache_2 đến Int+L3 cache_2 là pL2L3 = 0,2 
- Xác suất định tuyến từ L32 cache_2 đến Int+L3 cache_2 là pL2L3 = 0,2 
132 
- Xác suất định tuyến từ L42 cache_2 đến Int+L3 cache_2 là pL2L3 = 0,2 
- Xác suất định tuyến từ Int+L3 cache_1 đến CPU11 là pL3,11 = 0,2 
- Xác suất định tuyến từ Int+L3 cache_1 đến CPU21 là pL3,21 = 0,2 
- Xác suất định tuyến từ Int+L3 cache_1 đến CPU31 là pL3,31 = 0,2 
- Xác suất định tuyến từ Int+L3 cache_1 đến CPU41 là pL3,41 = 0,2 
- Xác suất định tuyến từ Int+L3 cache_2 đến CPU12 là pL3,12 = 0,2 
- Xác suất định tuyến từ Int+L3 cache_2 đến CPU22 là pL3,22 = 0,2 
- Xác suất định tuyến từ Int+L3 cache_2 đến CPU32 là pL3,32 = 0,2 
- Xác suất định tuyến từ Int+L3 cache_2 đến CPU42 là pL3,42 = 0,2 
- Xác suất định tuyến từ Int+L3 cache_1 đến MemoryBus+Mem: pL3Mem = 0,2 
- Xác suất định tuyến từ Int+L3 cache_2 đến MemoryBus+Mem: pL3Mem = 0,2 
- Xác suất định tuyến từ MemoryBus+Mem đến CPU11 là pMem11 = 0,125 
- Xác suất định tuyến từ MemoryBus+Mem đến CPU21 là pMem21 = 0,125 
- Xác suất định tuyến từ MemoryBus+Mem đến CPU31 là pMem31 = 0,125 
- Xác suất định tuyến từ MemoryBus+Mem đến CPU41 là pMem41 = 0,125 
- Xác suất định tuyến từ MemoryBus+Mem đến CPU12 là pMem12 = 0,125 
- Xác suất định tuyến từ MemoryBus+Mem đến CPU22 là pMem22 = 0,125 
- Xác suất định tuyến từ MemoryBus+Mem đến CPU32 là pMem32 = 0,125 
- Xác suất định tuyến từ MemoryBus+Mem đến CPU42 là pMem42 = 0,125 
 Thời gian phục vụ trung bình ở các nút được phân bố theo hàm mũ 
- Thời gian phục vụ trung bình tại nút CPU11 là 0,5ns, CPU21 là 0,5ns, 
CPU31 là 0,5ns, CPU41 là 0,5ns, CPU12 là 0,5ns, CPU22 là 0,5ns, CPU32 
là 0,5ns và CPU42 là 0,5ns 
133 
- Thời gian phục vụ trung bình tại nút L11 cache_1 là 1ns, L21 cache_1 là 1ns, 
L31 cache_1 là 1ns, L41 cache_1 là 1ns, L11 cache_2 là 1ns, L21 cache_2 là 
1ns, L31 cache_2 là 1ns và L41 cache_2 là 1ns 
- Thời gian phục vụ trung bình tại nút L12 cache_1 là 2,5ns, L22 cache_1 là 
2,5ns, L32 cache_1 là 2,5ns, L42 cache_1 là 2,5ns, L12 cache_2 là 2,5ns, 
L22 cache_2 là 2,5ns, L32 cache_2 là 2,5ns và L42 cache_2 là 2,5ns 
- Thời gian phục vụ trung bình tại nút Int+L3 cache_1 là 5ns 
- Thời gian phục vụ trung bình tại nút Int+L3 cache_2 là 5ns 
- Thời gian phục vụ trung bình tại nút MemoryBus+Mem là 40ns 
3. Chọn các chỉ số hiệu năng để mô phỏng và đánh giá 
Thời gian chờ đợi tại mỗi nút; thời gian đáp ứng tại mỗi nút; thời gian đáp ứng 
của hệ thống; mức độ sử dụng tại mỗi nút; thông lượng tại mỗi nút; thông lượng của 
hệ thống. 
4. Chọn các thông số mô phỏng 
- Số lượng mẫu cực đại là 5.000.000 
- Độ tin cậy/Độ sai lệch tương đối cực đại là 0,99/0,003 
- Số luồng của mỗi CPU là 8 
- Chọn loại mạng xếp hàng là mạng xếp hàng đóng 
5. Thực hiện mô phỏng 
Các kết quả mô phỏng cho CMP 8-lõi có kiến trúc cụm lõi, 4-lõi/cụm, và có 3 
cấp cache với L3 cache riêng cho mỗi cụm được trình bày như trong bảng 4.1.